【转】fpga双向端口的仿真

502593045 | 2012-08-04 10:48:14 阅读：2830

在verilog中双向口定义为带有映射寄存器的线，故按照这个定义应该这样处理双向口：
对于双向口声明为wire    wire data;
声明双向口的映射寄存器    reg data_reg;
建立映射关系             assign data=data_reg;
添加对双向口的读写控制信号 always @(wr) data_reg=....;
                        alwasy @(rd) tmp=data;
需要注意的是：“在初始时设置为高阻，有输入时设置相应值，作为输出前要把端口设成高阻”

转自：http://bbs.eetop.cn/thread-1427-1-1.html

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